TSMC réalise une avancée majeure en affichant un taux de rendement historique de 98 % sur ses puces IA avec la technologie CoWoS. Ce bond profite à la production de masse, dans un contexte où la demande mondiale pour ces composants ne cesse d’exploser.
Le fabricant taïwanais prépare aussi l’avenir avec des projets ambitieux pour la prochaine génération de packages géants, combinant puissance et fiabilité accrues.
TSMC repousse les limites du rendement sur les puces IA CoWoS
La technologie CoWoS (Chip-on-Wafer-on-Substrate) permet d’assembler plusieurs dies, souvent de calcul et de mémoire HBM, au sein d’un même package. Ce procédé est désormais essentiel pour répondre aux exigences des accélérateurs destinés à l’intelligence artificielle.
Atteindre un rendement de 98 à 99 % sur ces produits complexes est notable, car la taille des packages CoWoS peut atteindre jusqu’à 5,5 fois celle d’un die standard. Malgré la difficulté technique, TSMC a su limiter drastiquement les pertes dues à des défauts d’alignement, de matériaux ou de contraintes mécaniques.
Pourquoi ce niveau de rendement est une étape clé pour l’industrie
Cette performance réduit considérablement les coûts de fabrication en diminuant les rebuts. Elle assure aussi une meilleure disponibilité de puces IA pour les géants comme NVIDIA et AMD.
Les implications sont claires : plus de puissance accessible en continu, au service des datacenters et des infrastructures IA qui demandent toujours plus de bande passante et de calcul.
Le packaging avancé au cœur de la stratégie TSMC
TSMC considère désormais ses technologies d’empaquetage aussi importantes que ses procédés de gravure. Avec CoWoS, le défi est d’intégrer plusieurs composants gigantesques dans un seul ensemble cohérent.
La combinaison des puces CPU, GPU et mémoire HBM dans un même boîtier diminue la distance électrique, augmente la vitesse des échanges et améliore l’efficacité énergétique.
Un spectaculaire bond prévu pour 2029 : packages 14 fois plus grands
TSMC travaille à une expansion majeure de ses capacités, visant des packages jusqu’à 14 fois la taille d’un réticule standard. Cette multiplication de la surface permettra d’embarquer plus de dies, plus de mémoire, et donc plus de performances.
Mais ce n’est pas sans défis : la robustesse et la fiabilité doivent atteindre des normes proches de l’industrie automobile pour garantir un fonctionnement stable malgré les contraintes thermiques et mécaniques.
Les défis techniques majeurs pour les prochaines générations de puces IA
Au-delà de la gravure, le packaging impose des contraintes grandissantes. Quand la taille des packages dépasse trois fois celle d’un réticule, les risques mécaniques et thermiques se multiplient.
Les ingénieurs doivent anticiper ces phénomènes dès la conception pour éviter des défaillances post-production, un impératif qui s’explique par les densités énergétiques extrêmes des puces IA modernes.
TSMC anticipe l’augmentation exponentielle des besoins en puissance
L’émergence des systèmes d’intelligence artificielle à haute performance pousse tout l’écosystème des semi-conducteurs vers de nouvelles frontières. Le packaging avancé comme CoWoS devient indispensable pour dépasser les limites physiques des technologies de gravure.
Une liste des bénéfices concrets actuels de cette avance technologique :
- Réduction des pertes de production grâce à un rendement record proche de 99 %
- Amélioration de la rentabilité des lignes de fabrication
- Réduction des distances électriques pour une meilleure performance et efficacité énergétique
- Possibilité de combiner plusieurs types de puces dans un même boîtier pour plus de puissance et flexibilité
- Anticipation des normes de robustesse industrielles, garantissant une meilleure durabilité des composants
TSMC conserve ainsi une avance significative dans le marché très concurrentiel des puces destinées à l’intelligence artificielle.